`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    21:43:25 03/29/2009 
// Design Name: 
// Module Name:    signext 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module signext(in,out);

input[15:0] in;
output[31:0] out;

//reg[31:0] out;

/*integer i;
always @ (in)
begin
	out[15:0] = in[15:0];
	for(i=31;i<=16;i=i-1)
	begin
		out[i] = in[15];
	end
	
	
end*/

assign out = {{16{in[15]}},in};



endmodule
